aedf9766ee9528673b9152d79bbe78cad2e23af8
[kernel.git] / arch / x86 / kernel / cpu / mcheck / mce_intel_64.c
1 /*
2  * Intel specific MCE features.
3  * Copyright 2004 Zwane Mwaikambo <zwane@linuxpower.ca>
4  * Copyright (C) 2008, 2009 Intel Corporation
5  * Author: Andi Kleen
6  */
7
8 #include <linux/init.h>
9 #include <linux/interrupt.h>
10 #include <linux/percpu.h>
11 #include <asm/processor.h>
12 #include <asm/apic.h>
13 #include <asm/msr.h>
14 #include <asm/mce.h>
15 #include <asm/hw_irq.h>
16 #include <asm/idle.h>
17 #include <asm/therm_throt.h>
18
19 asmlinkage void smp_thermal_interrupt(void)
20 {
21         __u64 msr_val;
22
23         ack_APIC_irq();
24
25         exit_idle();
26         irq_enter();
27
28         rdmsrl(MSR_IA32_THERM_STATUS, msr_val);
29         if (therm_throt_process(msr_val & 1))
30                 mce_log_therm_throt_event(msr_val);
31
32         inc_irq_stat(irq_thermal_count);
33         irq_exit();
34 }
35
36 static void intel_init_thermal(struct cpuinfo_x86 *c)
37 {
38         u32 l, h;
39         int tm2 = 0;
40         unsigned int cpu = smp_processor_id();
41
42         if (!cpu_has(c, X86_FEATURE_ACPI))
43                 return;
44
45         if (!cpu_has(c, X86_FEATURE_ACC))
46                 return;
47
48         /* first check if TM1 is already enabled by the BIOS, in which
49          * case there might be some SMM goo which handles it, so we can't even
50          * put a handler since it might be delivered via SMI already.
51          */
52         rdmsr(MSR_IA32_MISC_ENABLE, l, h);
53         h = apic_read(APIC_LVTTHMR);
54         if ((l & MSR_IA32_MISC_ENABLE_TM1) && (h & APIC_DM_SMI)) {
55                 printk(KERN_DEBUG
56                        "CPU%d: Thermal monitoring handled by SMI\n", cpu);
57                 return;
58         }
59
60         if (cpu_has(c, X86_FEATURE_TM2) && (l & MSR_IA32_MISC_ENABLE_TM2))
61                 tm2 = 1;
62
63         if (h & APIC_VECTOR_MASK) {
64                 printk(KERN_DEBUG
65                        "CPU%d: Thermal LVT vector (%#x) already "
66                        "installed\n", cpu, (h & APIC_VECTOR_MASK));
67                 return;
68         }
69
70         h = THERMAL_APIC_VECTOR;
71         h |= (APIC_DM_FIXED | APIC_LVT_MASKED);
72         apic_write(APIC_LVTTHMR, h);
73
74         rdmsr(MSR_IA32_THERM_INTERRUPT, l, h);
75         wrmsr(MSR_IA32_THERM_INTERRUPT, l | 0x03, h);
76
77         rdmsr(MSR_IA32_MISC_ENABLE, l, h);
78         wrmsr(MSR_IA32_MISC_ENABLE, l | MSR_IA32_MISC_ENABLE_TM1, h);
79
80         l = apic_read(APIC_LVTTHMR);
81         apic_write(APIC_LVTTHMR, l & ~APIC_LVT_MASKED);
82         printk(KERN_INFO "CPU%d: Thermal monitoring enabled (%s)\n",
83                 cpu, tm2 ? "TM2" : "TM1");
84
85         /* enable thermal throttle processing */
86         atomic_set(&therm_throt_en, 1);
87         return;
88 }
89
90 /*
91  * Support for Intel Correct Machine Check Interrupts. This allows
92  * the CPU to raise an interrupt when a corrected machine check happened.
93  * Normally we pick those up using a regular polling timer.
94  * Also supports reliable discovery of shared banks.
95  */
96
97 static DEFINE_PER_CPU(mce_banks_t, mce_banks_owned);
98
99 /*
100  * cmci_discover_lock protects against parallel discovery attempts
101  * which could race against each other.
102  */
103 static DEFINE_SPINLOCK(cmci_discover_lock);
104
105 #define CMCI_THRESHOLD 1
106
107 static int cmci_supported(int *banks)
108 {
109         u64 cap;
110
111         /*
112          * Vendor check is not strictly needed, but the initial
113          * initialization is vendor keyed and this
114          * makes sure none of the backdoors are entered otherwise.
115          */
116         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
117                 return 0;
118         if (!cpu_has_apic || lapic_get_maxlvt() < 6)
119                 return 0;
120         rdmsrl(MSR_IA32_MCG_CAP, cap);
121         *banks = min_t(unsigned, MAX_NR_BANKS, cap & 0xff);
122         return !!(cap & MCG_CMCI_P);
123 }
124
125 /*
126  * The interrupt handler. This is called on every event.
127  * Just call the poller directly to log any events.
128  * This could in theory increase the threshold under high load,
129  * but doesn't for now.
130  */
131 static void intel_threshold_interrupt(void)
132 {
133         machine_check_poll(MCP_TIMESTAMP, &__get_cpu_var(mce_banks_owned));
134         mce_notify_user();
135 }
136
137 static void print_update(char *type, int *hdr, int num)
138 {
139         if (*hdr == 0)
140                 printk(KERN_INFO "CPU %d MCA banks", smp_processor_id());
141         *hdr = 1;
142         printk(KERN_CONT " %s:%d", type, num);
143 }
144
145 /*
146  * Enable CMCI (Corrected Machine Check Interrupt) for available MCE banks
147  * on this CPU. Use the algorithm recommended in the SDM to discover shared
148  * banks.
149  */
150 static void cmci_discover(int banks, int boot)
151 {
152         unsigned long *owned = (void *)&__get_cpu_var(mce_banks_owned);
153         int hdr = 0;
154         int i;
155
156         spin_lock(&cmci_discover_lock);
157         for (i = 0; i < banks; i++) {
158                 u64 val;
159
160                 if (test_bit(i, owned))
161                         continue;
162
163                 rdmsrl(MSR_IA32_MC0_CTL2 + i, val);
164
165                 /* Already owned by someone else? */
166                 if (val & CMCI_EN) {
167                         if (test_and_clear_bit(i, owned) || boot)
168                                 print_update("SHD", &hdr, i);
169                         __clear_bit(i, __get_cpu_var(mce_poll_banks));
170                         continue;
171                 }
172
173                 val |= CMCI_EN | CMCI_THRESHOLD;
174                 wrmsrl(MSR_IA32_MC0_CTL2 + i, val);
175                 rdmsrl(MSR_IA32_MC0_CTL2 + i, val);
176
177                 /* Did the enable bit stick? -- the bank supports CMCI */
178                 if (val & CMCI_EN) {
179                         if (!test_and_set_bit(i, owned) || boot)
180                                 print_update("CMCI", &hdr, i);
181                         __clear_bit(i, __get_cpu_var(mce_poll_banks));
182                 } else {
183                         WARN_ON(!test_bit(i, __get_cpu_var(mce_poll_banks)));
184                 }
185         }
186         spin_unlock(&cmci_discover_lock);
187         if (hdr)
188                 printk(KERN_CONT "\n");
189 }
190
191 /*
192  * Just in case we missed an event during initialization check
193  * all the CMCI owned banks.
194  */
195 void cmci_recheck(void)
196 {
197         unsigned long flags;
198         int banks;
199
200         if (!mce_available(&current_cpu_data) || !cmci_supported(&banks))
201                 return;
202         local_irq_save(flags);
203         machine_check_poll(MCP_TIMESTAMP, &__get_cpu_var(mce_banks_owned));
204         local_irq_restore(flags);
205 }
206
207 /*
208  * Disable CMCI on this CPU for all banks it owns when it goes down.
209  * This allows other CPUs to claim the banks on rediscovery.
210  */
211 void cmci_clear(void)
212 {
213         int i;
214         int banks;
215         u64 val;
216
217         if (!cmci_supported(&banks))
218                 return;
219         spin_lock(&cmci_discover_lock);
220         for (i = 0; i < banks; i++) {
221                 if (!test_bit(i, __get_cpu_var(mce_banks_owned)))
222                         continue;
223                 /* Disable CMCI */
224                 rdmsrl(MSR_IA32_MC0_CTL2 + i, val);
225                 val &= ~(CMCI_EN|CMCI_THRESHOLD_MASK);
226                 wrmsrl(MSR_IA32_MC0_CTL2 + i, val);
227                 __clear_bit(i, __get_cpu_var(mce_banks_owned));
228         }
229         spin_unlock(&cmci_discover_lock);
230 }
231
232 /*
233  * After a CPU went down cycle through all the others and rediscover
234  * Must run in process context.
235  */
236 void cmci_rediscover(int dying)
237 {
238         int banks;
239         int cpu;
240         cpumask_var_t old;
241
242         if (!cmci_supported(&banks))
243                 return;
244         if (!alloc_cpumask_var(&old, GFP_KERNEL))
245                 return;
246         cpumask_copy(old, &current->cpus_allowed);
247
248         for_each_online_cpu (cpu) {
249                 if (cpu == dying)
250                         continue;
251                 if (set_cpus_allowed_ptr(current, cpumask_of(cpu)))
252                         continue;
253                 /* Recheck banks in case CPUs don't all have the same */
254                 if (cmci_supported(&banks))
255                         cmci_discover(banks, 0);
256         }
257
258         set_cpus_allowed_ptr(current, old);
259         free_cpumask_var(old);
260 }
261
262 /*
263  * Reenable CMCI on this CPU in case a CPU down failed.
264  */
265 void cmci_reenable(void)
266 {
267         int banks;
268         if (cmci_supported(&banks))
269                 cmci_discover(banks, 0);
270 }
271
272 static void intel_init_cmci(void)
273 {
274         int banks;
275
276         if (!cmci_supported(&banks))
277                 return;
278
279         mce_threshold_vector = intel_threshold_interrupt;
280         cmci_discover(banks, 1);
281         /*
282          * For CPU #0 this runs with still disabled APIC, but that's
283          * ok because only the vector is set up. We still do another
284          * check for the banks later for CPU #0 just to make sure
285          * to not miss any events.
286          */
287         apic_write(APIC_LVTCMCI, THRESHOLD_APIC_VECTOR|APIC_DM_FIXED);
288         cmci_recheck();
289 }
290
291 void mce_intel_feature_init(struct cpuinfo_x86 *c)
292 {
293         intel_init_thermal(c);
294         intel_init_cmci();
295 }